pcb(學(xué)DXP畫原理圖和PCB圖需要哪些)

1.學(xué)DXP畫原理圖和PCB圖需要哪些基礎(chǔ)知識

如果你已經(jīng)基本掌握了DXP的畫圖技巧，只需要去熟悉你要畫的圖的原理，將他們分模塊然后分別連就好了，開始先學(xué)一點(diǎn)簡單點(diǎn)得。比如先畫用89C51和74HC595驅(qū)動數(shù)碼管、蜂鳴器、等等。多畫幾次就會勒。這種東西就是自己多練，看視頻也就這樣。

我學(xué)了數(shù)電模電電路理論，但是畫電路原理圖，PCB 也沒感覺用了什么那知識。老師應(yīng)該有給電路圖吧。照著把原理圖先畫出來先。畫完再看。其實(shí)畫電路不需要會分析電路，分析好了電路也不一定畫的出來、這個(gè)看你到底是想干嘛。、做雙面板就直接開始畫原理圖，然后封裝什么的都弄好了，導(dǎo)入生成PCB。排版。布線就完了。

2.pcb布線基礎(chǔ)知識

布線（Layout）是PCB設(shè)計(jì)工程師最基本的工作技能之一。

走線的好壞將直接影響到整個(gè)系統(tǒng)的性能，大多數(shù)高速的設(shè)計(jì)理論也要最終經(jīng)過Layout得以實(shí)現(xiàn)并驗(yàn)證，由此可見，布線在高速PCB設(shè)計(jì)中是至關(guān)重要的。下面將針對實(shí)際布線中可能遇到的一些情況，分析其合理性，并給出一些比較優(yōu)化的走線策略。

主要從直角走線，差分走線，蛇形線等三個(gè)方面來闡述。1. 直角走線直角走線一般是PCB布線中要求盡量避免的情況，也幾乎成為衡量布線好壞的標(biāo)準(zhǔn)之一，那么直角走線究竟會對信號傳輸產(chǎn)生多大的影響呢？從原理上說，直角走線會使傳輸線的線寬發(fā)生變化，造成阻抗的不連續(xù)。

其實(shí)不光是直角走線，頓角，銳角走線都可能會造成阻抗變化的情況。直角走線的對信號的影響就是主要體現(xiàn)在三個(gè)方面：一是拐角可以等效為傳輸線上的容性負(fù)載，減緩上升時(shí)間；二是阻抗不連續(xù)會造成信號的反射；三是直角尖端產(chǎn)生的EMI。

傳輸線的直角帶來的寄生電容可以由下面這個(gè)經(jīng)驗(yàn)公式來計(jì)算：-C=61W(Er)1/2/Z0 在上式中，C就是指拐角的等效電容（單位：pF）,W指走線的寬度（單位：inch），εr指介質(zhì)的介電常數(shù)，Z0就是傳輸線的特征阻抗。舉個(gè)例子，對于一個(gè)4Mils的50歐姆傳輸線（εr為4.3）來說，一個(gè)直角帶來的電容量大概為0.0101pF，進(jìn)而可以估算由此引起的上升時(shí)間變化量：T10-90%=2.2*C*Z0/2 = 2.2*0.0101*50/2 = 0.556ps通過計(jì)算可以看出，直角走線帶來的電容效應(yīng)是極其微小的。

由于直角走線的線寬增加，該處的阻抗將減小，于是會產(chǎn)生一定的信號反射現(xiàn)象，我們可以根據(jù)傳輸線章節(jié)中提到的阻抗計(jì)算公式來算出線寬增加后的等效阻抗，然后根據(jù)經(jīng)驗(yàn)公式計(jì)算反射系數(shù)：ρ=（Zs-Z0）/(Zs+Z0)，一般直角走線導(dǎo)致的阻抗變化在7%-20%之間，因而反射系數(shù)最大為0.1左右。而且，從下圖可以看到，在W/2線長的時(shí)間內(nèi)傳輸線阻抗變化到最小，再經(jīng)過W/2時(shí)間又恢復(fù)到正常的阻抗，整個(gè)發(fā)生阻抗變化的時(shí)間極短，往往在10ps之內(nèi)，這樣快而且微小的變化對一般的信號傳輸來說幾乎是可以忽略的。

很多人對直角走線都有這樣的理解，認(rèn)為尖端容易發(fā)射或接收電磁波，產(chǎn)生EMI，這也成為許多人認(rèn)為不能直角走線的理由之一。然而很多實(shí)際測試的結(jié)果顯示，直角走線并不會比直線產(chǎn)生很明顯的EMI。

也許目前的儀器性能，測試水平制約了測試的精確性，但至少說明了一個(gè)問題，直角走線的輻射已經(jīng)小于儀器本身的測量誤差?？偟恼f來，直角走線并不是想象中的那么可怕。

至少在GHz以下的應(yīng)用中，其產(chǎn)生的任何諸如電容，反射，EMI等效應(yīng)在TDR測試中幾乎體現(xiàn)不出來，高速PCB設(shè)計(jì)工程師的重點(diǎn)還是應(yīng)該放在布局，電源/地設(shè)計(jì)，走線設(shè)計(jì)，過孔等其他方面。當(dāng)然，盡管直角走線帶來的影響不是很嚴(yán)重，但并不是說我們以后都可以走直角線，注意細(xì)節(jié)是每個(gè)優(yōu)秀工程師必備的基本素質(zhì)，而且，隨著數(shù)字電路的飛速發(fā)展，PCB工程師處理的信號頻率也會不斷提高，到10GHz以上的RF設(shè)計(jì)領(lǐng)域，這些小小的直角都可能成為高速問題的重點(diǎn)對象。

2. 差分走線差分信號（Differential Signal）在高速電路設(shè)計(jì)中的應(yīng)用越來越廣泛，電路中最關(guān)鍵的信號往往都要采用差分結(jié)構(gòu)設(shè)計(jì)，什么另它這么倍受青睞呢？在PCB設(shè)計(jì)中又如何能保證其良好的性能呢？帶著這兩個(gè)問題，我們進(jìn)行下一部分的討論。何為差分信號？通俗地說，就是驅(qū)動端發(fā)送兩個(gè)等值、反相的信號，接收端通過比較這兩個(gè)電壓的差值來判斷邏輯狀態(tài)“0”還是“1”。

而承載差分信號的那一對走線就稱為差分走線。差分信號和普通的單端信號走線相比，最明顯的優(yōu)勢體現(xiàn)在以下三個(gè)方面：a.抗干擾能力強(qiáng)，因?yàn)閮筛罘肿呔€之間的耦合很好，當(dāng)外界存在噪聲干擾時(shí)，幾乎是同時(shí)被耦合到兩條線上，而接收端關(guān)心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。

b.能有效抑制EMI，同樣的道理，由于兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。c.時(shí)序定位精確，由于差分信號的開關(guān)變化是位于兩個(gè)信號的交點(diǎn)，而不像普通單端信號依靠高低兩個(gè)閾值電壓判斷，因而受工藝，溫度的影響小，能降低時(shí)序上的誤差，同時(shí)也更適合于低幅度信號的電路。

目前流行的LVDS(low voltage differential signaling)就是指這種小振幅差分信號技術(shù)。對于PCB工程師來說，最關(guān)注的還是如何確保在實(shí)際走線中能完全發(fā)揮差分走線的這些優(yōu)勢。

也許只要是接觸過Layout的人都會了解差分走線的一般要求，那就是“等長、等距”。等長是為了保證兩個(gè)差分信號時(shí)刻保持相反極性，減少共模分量；等距則主要是為了保證兩者差分阻抗一致，減少反射。

“盡量靠近原則”有時(shí)候也是差分走線的要求之一。但所有這些規(guī)則都不是用來生搬硬套的，不少工程師似乎還不了解高速差分信號傳輸?shù)谋举|(zhì)。

下面重點(diǎn)討論一下PCB差分信號設(shè)計(jì)中幾個(gè)常見的誤區(qū)。誤區(qū)一：認(rèn)為差分信號不需要地平面作為回流路徑，或者認(rèn)為差分走線彼此為對方提供回流途徑。

造成這種誤區(qū)的原因是被表面現(xiàn)象迷惑，或者對高速信號傳輸?shù)臋C(jī)理認(rèn)識還不夠深入。從圖1-8-15的接收端的結(jié)構(gòu)可以看到，晶。

3.AltiumDesigner入門教程

Altium Designer 是業(yè)界首例將設(shè)計(jì)流程、集成化PCB 設(shè)計(jì)、可編程器件（如 FPGA）設(shè)計(jì)和基于處理器設(shè)計(jì)的嵌入式軟件開發(fā)功能整合在一起的產(chǎn)品，一種同時(shí)進(jìn)行PCB和FPGA設(shè)計(jì)以及嵌入式設(shè)計(jì)的解決方案，具有將設(shè)計(jì)方案從概念轉(zhuǎn)變?yōu)樽罱K成品所需的全部功能。

2005年年底，Protel軟件的原廠商 Altium公 司推出了Protel系列的最新高端版本Altium Designer 6.0。 Altium Designer 6.0，它是完全一體化電子產(chǎn)品開發(fā)系統(tǒng)的一個(gè)新版本，也是業(yè)界第一款也是唯一一種完整的板級設(shè)計(jì)解決方案。

這款最新高端版本Altium Designer 6.除了全面繼承包括99SE,Protel2004在內(nèi)的先前一系列版本的功能和優(yōu)點(diǎn)以外，還增加了許多改進(jìn)和很多高端功能。Altium Designer 6.0拓寬了板級設(shè)計(jì)的傳統(tǒng)界限，全面集成了FPGA設(shè)計(jì)功能和 SOPC設(shè)計(jì)實(shí)現(xiàn)功能，從而允許工程師能將系統(tǒng)設(shè)計(jì)中的FPGA與PCB設(shè)計(jì)以及嵌入式設(shè)計(jì)集成在一起。

在PCB部分，除了Protel2004中的多通道復(fù)制；實(shí)時(shí)的、阻抗控制布線功能；SitusTM自動布線器等新功能以外，Altium Designer 6.0還著重在：差分對布線，F(xiàn)PGA器件差分對管腳的動態(tài)分配， PCB和FPGA之間的全面集成，從而實(shí)現(xiàn)了自動引腳優(yōu)化和非凡的布線效果。還有PCB文件切片，PCB多個(gè)器件集體操作，在PCB文件中支持多國語言 （中文、英文、德文、法文、日文），任意字體和大小的漢字字符輸入，光標(biāo)跟隨在線信息顯示功能，光標(biāo)點(diǎn)可選器件列表，復(fù)雜BGA器件的多層自動扇出，提供 了對高密度封裝（如 BGA）的交互布線功能， 總線布線功能，器件精確移動，快速鋪銅等功能。

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