集成電路版圖設(shè)計(做集成電路版圖設(shè)計要學好哪些東西,待遇如何)
1.做集成電路版圖設(shè)計要學好哪些東西,待遇如何
首先，你得了解電路。
其次，電路的控制理論得學通了。
第三，制圖軟件得會。
最后，做集成電路板的流程得精通。
制作流程
1、打印電路板。將繪制好的電路板用轉(zhuǎn)印紙打印出來，注意滑的一面面向自己，一般打印兩張電路板，即一張紙上打印兩張電路板。在其中選擇打印效果最好的制作線路板。
2、裁剪覆銅板用感光板制作電路板全程圖解 。覆銅板，也就是兩面都覆有銅膜的線路板，將覆銅板裁成電路板的大小，不要過大，以節(jié)約材料。
3、預處理覆銅板。用細砂紙把覆銅板表面的氧化層打磨掉，以保證在轉(zhuǎn)印電路板時，熱轉(zhuǎn)印紙上的碳粉能牢固的印在覆銅板上，打磨好的標準是板面光亮，沒有明顯污漬。
4、轉(zhuǎn)印電路板。將打印好的電路板裁剪成合適大小，把印有電路板的一面貼在覆銅板上，對齊好后把覆銅板放入熱轉(zhuǎn)印機，放入時一定要保證轉(zhuǎn)印紙沒有錯位。一般來說經(jīng)過2-3次轉(zhuǎn)印，電路板就能很牢固的轉(zhuǎn)印在覆銅板上。熱轉(zhuǎn)印機事先就已經(jīng)預熱，溫度設(shè)定在160-200攝氏度，由于溫度很高，操作時注意安全！
5、腐蝕線路板回流焊機。先檢查一下電路板是否轉(zhuǎn)印完整，若有少數(shù)沒有轉(zhuǎn)印好的地方可以用黑色油性筆修補。然后就可以腐蝕了，等線路板上暴露的銅膜完全被腐蝕掉時，將線路板從腐蝕液中取出清洗干凈，這樣一塊線路板就腐蝕好了。腐蝕液的成分為濃鹽酸、濃雙氧水、水，比例為1:2:3，在配制腐蝕液時，先放水，再加濃鹽酸、濃雙氧水，若操作時濃鹽酸、濃雙氧水或腐蝕液不小心濺到皮膚或衣物上要及時用清水清洗，由于要使用強腐蝕性溶液，操作時一定注意安全！
6、線路板鉆孔。線路板上是要插入電子元件的，所以就要對線路板鉆孔了。依據(jù)電子元件管腳的粗細選擇不同的鉆針，在使用鉆機鉆孔時，線路板一定要按穩(wěn)，鉆機速度不能開的過慢，操作鉆機還是比較簡單的，只要細心就能完成得很好。請仔細看操作人員操作。
7、線路板預處理。鉆孔完后，用細砂紙把覆在線路板上的墨粉打磨掉，用清水把線路板清洗干凈。水干后，用松香水涂在有線路的一面，只需薄薄的一層，不光防止線路被氧化，同時松香也是很好的助焊劑，一般來說，線路板表面松香水會在24小時內(nèi)凝固，為加快松香凝固，我們用熱風機加熱線路板，只需2-3分鐘松香就能凝固。熱風機溫度高達300度，使用時不能把出風口朝向易燃物、人和小動物，還是要求安全第一??！
8、焊接電子元件。焊接完板上的電子元件，通電，功能實現(xiàn)，制作完畢。
2.學習集成電路版圖設(shè)計要具備哪些基礎(chǔ)知識
首先當然要了解晶體管的基本工作原理啊，參數(shù)啊等等
然后要熟悉IC的制作流程啊，硅片制作，氧化，淀積，光刻，腐蝕去膠等等等等很多；
接著要熟悉各類制作工藝啊，包括雙極、CMOS、BICMOS、砷化鎵等等等等其他；
還要了解各種電磁電氣知識啊，ESD啊，封裝啊等等。
當然還有EDA工具的使用和各種版圖設(shè)計的技巧咯。
最后做版圖的當然也必須了解必要的電路設(shè)計知識啊，需要了解哪些地方對電路系統(tǒng)的性能其決定作用啊。
不是我嚇你，還有很多。版圖是個累人的活。
3.要設(shè)計集成電路版需要了解哪些知識
集成電路設(shè)計的流程一般先要進行軟硬件劃分，將設(shè)計基本分為兩部分：芯片硬件設(shè)計和軟件協(xié)同設(shè)計。芯片硬件設(shè)計包括：
1.功能設(shè)計階段。
設(shè)計人員產(chǎn)品的應(yīng)用場合，設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)
境溫度及消耗功率等規(guī)格，以做為將來電路設(shè)計時的依據(jù)。更可進一步規(guī)劃軟
件模塊及硬件模塊該如何劃分，哪些功能該整合于SOC 內(nèi)，哪些功能可以設(shè)
計在電路板上。
2.設(shè)計描述和行為級驗證
能設(shè)計完成后，可以依據(jù)功能將SOC 劃分為若干功能模塊，并決定實現(xiàn)
這些功能將要使用的IP 核。此階段將接影響了SOC 內(nèi)部的架構(gòu)及各模塊間互
動的訊號，及未來產(chǎn)品的可靠性。
決定模塊之后，可以用VHDL 或Verilog 等硬件描述語言實現(xiàn)各模塊的設(shè)
計。接著，利用VHDL 或Verilog 的電路仿真器，對設(shè)計進行功能驗證（function
simulation，或行為驗證 behavioral simulation）。
注意，這種功能仿真沒有考慮電路實際的延遲，但無法獲得精確的結(jié)果。
3.邏輯綜合
確定設(shè)計描述正確后，可以使用邏輯綜合工具（synthesizer）進行綜合。
綜合過程中，需要選擇適當?shù)倪壿嬈骷欤╨ogic cell library），作為合成邏輯
電路時的參考依據(jù)。
硬件語言設(shè)計描述文件的編寫風格是決定綜合工具執(zhí)行效率的一個重要
因素。事實上，綜合工具支持的HDL 語法均是有限的，一些過于抽象的語法
只適于做為系統(tǒng)評估時的仿真模型，而不能被綜合工具接受。
邏輯綜合得到門級網(wǎng)表。
4.門級驗證（Gate-Level Netlist Verification）
門級功能驗證是寄存器傳輸級驗證。主要的工作是要確認經(jīng)綜合后的電路
是否符合功能需求，該工作一般利用門電路級驗證工具完成。
注意，此階段仿真需要考慮門電路的延遲。
5.布局和布線
布局指將設(shè)計好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。布
線則指完成各模塊之間互連的連線。
注意，各模塊之間的連線通常比較長，因此，產(chǎn)生的延遲會嚴重影響SOC
的性能，尤其在0.25 微米制程以上，這種現(xiàn)象更為顯著。
目前，這一個行業(yè)仍然是中國的空缺，開設(shè)集成電路設(shè)計與集成系統(tǒng)專業(yè)的大學還比較少，其中師資較好的學校有 上海交通大學，哈爾濱工業(yè)大學，西安電子科技大學，電子科技大學，哈爾濱理工大學，復旦大學，華東師范大學等。
模擬集成電路設(shè)計的一般過程：
1.電路設(shè)計
依據(jù)電路功能完成電路的設(shè)計。
2.前仿真
電路功能的仿真，包括功耗，電流，電壓，溫度，壓擺幅，輸入輸出特性等參數(shù)的仿真。
3.版圖設(shè)計（Layout）
依據(jù)所設(shè)計的電路畫版圖。一般使用Cadence軟件。
4.后仿真
對所畫的版圖進行仿真，并與前仿真比較，若達不到要求需修改或重新設(shè)計版圖。
5.后續(xù)處理
將版圖文件生成GDSII文件交予Foundry流片。
